PLL 时钟发生器、倍频器和锁相环路

clocks-general-purpose-category-banner.jpg

IDT PLL 时钟发生器合成具有严格公差限制的高品质时钟输出频率,并提供给购买的应用。 IDT’ 的 PLL 时钟发生器通过使用低成本基频模式石英晶体,能够支持具有不同单端或差分输出信号级的宽频低抖动时钟应用,如 LVCMOS、LVPECL、LVDS、HCSL、HSTL。

寻找多输出可编程时钟的客户应浏览可编程时钟类。

业内领先的 PLL 时钟发生器 (时钟 PLL)

IDT’ 的通用时钟发生器是锁相环路(基于 PLL)时钟发生器,能够从相同的参考输出频率中合成不同的输出频率。 这些基于 PLL 的创新产品能够生成多种具有高分辨率、易于选择的输出频率(频率阶跃极小)。 时钟 PLL 使用简单的低成本基频模式石英晶体或参考时钟作为频率参考,并从中生成具有单端或差分信号级的高频率低抖动输出,如 LVCMOS、LVPECL、LVDS、HCSL、HSTL 等。

IDT 时钟合成器包括振荡器电路,该电路使得器件能够由低成本晶体驱动,而不必采用更加昂贵的晶体振荡器。 该电路在较宽的频率范围内具有低抖动性能。 这些器件采用硅器件集成技术,比固定频率晶体振荡器的功能更加丰富。 在许多情况下,由于集成了时钟 PLL、倍频器、分频器和扇出缓冲器,这些器件使用户可以在单一器件上生成整个时钟树。

IDT’ 的广泛多输出器件能够提供某些频率的多份拷贝,以按照需要驱动多个负载。 一些 PLL 时钟发生器提供可编程时滞功能,使用户能够调整单个输出的计时。 这样就能灵活地管理系统中最后一刻的时钟时滞。 此外,一些 PLL 时钟发生器具有外部反馈路径,从而能够精确控制时钟信号计时至负载。

倍频器功能

许多应用需要低相噪的高频时钟信号。 实现这一点的一个方法是将一个高品质低功耗信号连接至倍频器,从而生成所需的高输出频率。 倍频器使用锁相环路,通常被视为生成低噪声、高频率时钟信号的一种好途径。 虽然倍频器本身不产生相位噪声,但倍频过程会不可避免地产生一些相位噪声。 这就是说,对一个极其稳定的低频参考信号进行放大时产生的信号比直接产生的信号品质更高。 为此,IDT ’的许多 PLL 时钟发生器都允许通过倍频(倍频器)或分频(分频器)的方式来转换频率。 采用创新时钟 PLL 技术的各种 PLL 时钟发生器有助于满足几乎任何应用需求。

关于 PLL 时钟发生器和锁相环路 (PLL)
PLL 时钟发生器是带锁相环路的硅 IC,能够从相同的低频输入参考值生成不同的高频输出。 它们有时被称为锁相环路或仅称之为 PLL,尽管锁相环路只是该器件使用的一块电路。 锁相环路包含一个电压或电流驱动型振荡器,该振荡器经过不断调整后可匹配(锁定)输入信号的频率。 除了锁定特定频率外,锁相环路通常还用于生成信号,调制或解调信号,重组低噪声信号,或倍增或分割频率。