扩频时钟和时钟发生器 (SSCG)

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电磁干扰 (EMI) 是电子器件设计人员面临的一项主要挑战。 FCC 和欧盟所执行的严格指导原则对于系统可产生的 EMI 量做出了限制。 无论是晶体振荡器还是硅基 PLL,频率参考都可能是电路板的主要 EMI 来源。 扩频是一种可对时钟频率进行轻微调整来降低时钟产生的峰值能量的技术。 使用扩频时钟技术可降低时钟产生的基频和后续谐振的 EMI,从而降低整个系统的 EMI。

IDT 拥有由模拟和数字锁相环路 (PLL) 技术构成的专利组合,这些技术为实现灵活的扩频时钟发生器 (SSCG) 广泛产品组合奠定了基础。 IDT' 的扩频时钟发生器 (SSCG) 产品支持两种不同类型的扩频:向下扩频和中心扩频。 向下扩频在标称时钟频率以下进行调节,中心扩频均匀分布于标称时钟频率上下方进行调节。 使用的扩频类型取决于时钟目标的规范。 一些目标芯片组、CPU 等具有不可违反的最大时钟频率规范。 在这些情况下,应使用向下扩频。

IDT' 的扩频时钟发生器产品组合拥有支持晶体或时钟参考输入的产品。 对于需要在时钟参考输入中注入扩频时钟的系统,IDT' 的高性能 PLL 技术可在降低 EMI 的同时保持良好的相位噪声和高性能。 采用 IDT' 的扩频技术之后,客户可节省在昂贵的屏蔽套、抗流圈和铁氧体磁环方面所花费的成本和时间,同时还能维持很高的性能。