PCI Express® (PCIe) 时钟缓冲器

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通常所有系统中都需使用 PCIe 时钟分配器件(缓冲器),除了最小的 PCIe 系统。 器件接脚数目限制要求限制了单个器件中可以生成的 PCIe 时钟数量。 在一些情况下,电路板布线限制要求(众所周知的“鼠’迹网”)也会限制可在单个区域中生成的时钟数量。 扇出缓冲器允许将单时钟从拥挤的电路板区域引至需要多份拷贝的区域,然后缓冲器在本地扇出时钟。 在某些情况下,设计人员只有来自连接器的单 PCIe 时钟,因此需要多份拷贝。 同样,扇出缓冲器可解决这一问题。

IDT PCIe 缓冲器有 2 到 19 个输出端。 此外,IDT 还提供内置 PLL 或无内置 PLL 的 PCIe 缓冲器。 PLL 可创建一个零延迟缓冲器来消除传播延迟,从而减少传输延迟。 IDT 基于 PLL 的 PCIe 缓冲器拥有一个搭接引脚,用于选择 PLL BW,从而可在无重叠抖动峰值的情况下实现级联。 IDT ’基于 PLL 的 PCIe 也拥有一个短接引脚或绕过 PLL 的 SMBus 位。 这样可将 PLL 缓冲器转换成纯扇出缓冲器(无 PLL)。。 如果目标系统使用扩频,98% 的计时都需要纯扇出缓冲器。 IDT 还提供无 PLL 的纯 PCIe 扇出缓冲器。 这些不基于 PLL 的器件与基于 PLL 的器件相比,传播延迟有所降低,因为它们消除了基于 PLL 的元件中发现的旁路多路复用器。

IDT Clock Distribution Overview (PDF | English, 日本語)
IDT PCI Express Solutions Overview (PDF | English, 日本語, 简体中文)